အဆင့်မြင့်ထုပ်ပိုးမှုအတွက် အခြေခံဝေါဟာရများ

အဆင့်မြင့်ထုပ်ပိုးမှုသည် 'More than Moore' ခေတ်၏ နည်းပညာဆိုင်ရာ ပေါ်လွင်ချက်များထဲမှ တစ်ခုဖြစ်သည်။chips များသည် process node တစ်ခုစီတွင် miniaturize လုပ်ရန် ပိုမိုခက်ခဲလာပြီး စျေးကြီးလာသည်နှင့်အမျှ အင်ဂျင်နီယာများသည် chips အများအပြားကို အဆင့်မြင့် packages များအတွင်းသို့ ထည့်သွင်းကာ ၎င်းတို့အား ကျုံ့ရန် ရုန်းကန်နေစရာမလိုတော့ပါ။ဤဆောင်းပါးသည် အဆင့်မြင့်ထုပ်ပိုးမှုနည်းပညာတွင်အသုံးပြုသည့် အသုံးအများဆုံးဝေါဟာရ ၁၀ ခုကို အတိုချုံးမိတ်ဆက်ပေးပါသည်။

2.5D အထုပ်များ

2.5D ပက်ကေ့ချ်သည် ရိုးရာ 2D IC ထုပ်ပိုးမှုနည်းပညာ၏ တိုးတက်မှုတစ်ခုဖြစ်ပြီး ပိုမိုချောမွေ့သောလိုင်းနှင့် အာကာသအသုံးချမှုကို ရရှိစေပါသည်။2.5D ပက်ကေ့ဂျ်တွင်၊ အချည်းနှီးသောသေများကို ဆင့်ဆင့် (TSVs) မှတဆင့် ဆီလီကွန်ဖြင့် ပေါင်းစပ်ထားသော အလွှာတစ်ခု၏အပေါ်ဘက်တွင် အထပ်ထပ် သို့မဟုတ် ဘေးချင်းကပ်ထားထားသည်။အခြေခံ သို့မဟုတ် interposer အလွှာသည် ချစ်ပ်များကြား ချိတ်ဆက်မှုကို ပံ့ပိုးပေးသည်။

2.5D ပက်ကေ့ဂျ်ကို ပုံမှန်အားဖြင့် အဆင့်မြင့် ASICs၊ FPGAs၊ GPU နှင့် memory cubes များအတွက် အသုံးပြုသည်။2008 ခုနှစ်တွင် Xilinx သည် ၎င်း၏ကြီးမားသော FPGA များကို အထွက်နှုန်းမြင့်မားသော ချစ်ပ်အသေးလေးခုအဖြစ် ပိုင်းခြားပြီး ၎င်းတို့ကို ဆီလီကွန်ကြားခံအလွှာသို့ ချိတ်ဆက်ပေးခဲ့သည်။ထို့ကြောင့် 2.5D ပက်ကေ့ဂျ်များကို မွေးဖွားလာခဲ့ပြီး နောက်ဆုံးတွင် မြင့်မားသော bandwidth memory (HBM) ပရိုဆက်ဆာ ပေါင်းစပ်မှုအတွက် တွင်ကျယ်စွာ အသုံးပြုလာခဲ့သည်။

2.5D အထုပ်တစ်ခု၏ ပုံကြမ်း

3D ထုပ်ပိုးမှု

3D IC ပက်ကေ့ဂျ်တွင်၊ လော့ဂျစ်သေဆုံးမှုကို ကြီးမားသော System-on-Chips (SoCs) တည်ဆောက်ရန် လိုအပ်မှုကို ဖယ်ရှားပေးကာ သိုလှောင်မှုသေဆုံးမှုနှင့်အတူ တွဲနေပါသည်။အံစာတုံးများကို တက်ကြွသော interposer အလွှာဖြင့် အပြန်အလှန် ချိတ်ဆက်ထားပြီး 2.5D IC ပက်ကေ့ချ်များသည် လျှပ်ကူးနိုင်သော အဖုအထစ်များ သို့မဟုတ် TSVs များကို အသုံးပြုကာ interposer အလွှာပေါ်ရှိ အစိတ်အပိုင်းများကို စုစည်းရန်၊ 3D IC ပက်ကေ့ချ်များသည် TSVs များကို အသုံးပြုထားသော အစိတ်အပိုင်းများနှင့် ဆီလီကွန် wafer အလွှာများစွာကို ချိတ်ဆက်ပေးပါသည်။

TSV နည်းပညာသည် 2.5D နှင့် 3D IC ပက်ကေ့ဂျ်များ နှစ်ခုစလုံးတွင် သော့ဖွင့်နည်းပညာဖြစ်ပြီး၊ တစ်ပိုင်းလျှပ်ကူးပစ္စည်းလုပ်ငန်းသည် 3D IC အထုပ်များတွင် DRAM ချစ်ပ်များထုတ်လုပ်ရန် HBM နည်းပညာကို အသုံးပြုထားသည်။

3D ပက်ကေ့ဂျ်၏ အပိုင်းဖြတ်ပိုင်းမြင်ကွင်းသည် ဆီလီကွန်ချစ်ပ်များကြား ဒေါင်လိုက်ချိတ်ဆက်မှုကို သတ္တုကြေးနီ TSV များမှတစ်ဆင့် ရရှိကြောင်း ပြသသည်။

Chiplet

Chiplets များသည် CMOS နှင့် CMOS မဟုတ်သော အစိတ်အပိုင်းများကို ကွဲပြားစွာပေါင်းစပ်နိုင်စေသည့် 3D IC ထုပ်ပိုးမှု၏ အခြားပုံစံဖြစ်သည်။တစ်နည်းဆိုရသော် ၎င်းတို့သည် ပက်ကေ့ခ်ျတစ်ခုရှိ ကြီးမားသော SoC များထက် chiplets ဟုခေါ်သော သေးငယ်သော SoC များဖြစ်သည်။

ကြီးမားသော SoC ကို သေးငယ်ပြီး သေးငယ်သော ချစ်ပ်များအဖြစ်သို့ ခွဲထုတ်ခြင်းဖြင့် အထွက်နှုန်း မြင့်မားပြီး ကုန်ကျစရိတ်လည်း သက်သာပါသည်။chiplets သည် ဒီဇိုင်းပညာရှင်များသည် မည်သည့် process node ကိုအသုံးပြုရမည်နှင့် ၎င်းကိုထုတ်လုပ်ရန် မည်သည့်နည်းပညာကို အသုံးပြုရမည်ကို ထည့်သွင်းစဉ်းစားစရာမလိုဘဲ ကျယ်ပြန့်သော IP ၏ အကျိုးကျေးဇူးကို အသုံးချနိုင်စေပါသည်။၎င်းတို့သည် ချစ်ပ်ကို ဖန်တီးရန်အတွက် ဆီလီကွန်၊ ဖန်နှင့် လတ်မိန်များ အပါအဝင် ကျယ်ပြန့်သော ပစ္စည်းများကို အသုံးပြုနိုင်သည်။

Chiplet-based စနစ်များကို ကြားခံအလွှာတစ်ခုပေါ်တွင် Chiplet အများအပြားဖြင့် ဖွဲ့စည်းထားသည်။

Fan Out Packages များ

Fan Out ပက်ကေ့ဂျ်တွင် ပြင်ပ I/O ပိုမိုပံ့ပိုးပေးရန်အတွက် "ချိတ်ဆက်မှု" ကို ချစ်ပ်၏မျက်နှာပြင်မှ ပန်ကာထားသည်။၎င်းသည် သေတ္တာထဲတွင် အပြည့်ထည့်ထားသည့် epoxy ပုံသွင်းပစ္စည်း (EMC) ကို အသုံးပြုထားပြီး wafer အဖုအထစ်များ၊ ပျော့ပြောင်းခြင်း၊ flip-chip တပ်ဆင်ခြင်း၊ သန့်ရှင်းရေး၊ အောက်ခြေဖြန်းခြင်းနှင့် ကုသခြင်းစသည့် လုပ်ငန်းစဉ်များအတွက် လိုအပ်မှုကို ဖယ်ရှားပေးပါသည်။ထို့ကြောင့်၊ ကြားခံအလွှာ မလိုအပ်ဘဲ ကွဲပြားသော ပေါင်းစပ်မှုကို ပိုမိုလွယ်ကူစေသည်။

Fan-out နည်းပညာသည် အခြားပက်ကေ့ဂျ်အမျိုးအစားများထက် I/O ပိုမိုသေးငယ်သော ပက်ကေ့ဂျ်ကို ပေးစွမ်းပြီး 2016 ခုနှစ်တွင် Apple သည် ၎င်း၏ 16nm အက်ပ်ပရိုဆက်ဆာနှင့် မိုဘိုင်း DRAM တို့ကို iPhone အတွက် ပက်ကေ့ခ်ျတစ်ခုထဲသို့ ပေါင်းစည်းရန် TSMC ၏ ထုပ်ပိုးမှုနည်းပညာကို အသုံးပြုနိုင်သည့် နည်းပညာကြယ်ပွင့်ဖြစ်လာခဲ့သည်။ ၇။

ပန်ကာတွေ ထွက်လာတာများပါတယ်။

Fan-Out Wafer အဆင့် ထုပ်ပိုးမှု (FOWLP)

FOWLP နည်းပညာသည် ဆီလီကွန်ချစ်ပ်များအတွက် ပြင်ပချိတ်ဆက်မှုများကို ပိုမိုပံ့ပိုးပေးသည့် wafer-level ထုပ်ပိုးမှု (WLP) တွင် တိုးတက်မှုတစ်ခုဖြစ်သည်။၎င်းတွင် ချစ်ပ်ပြားကို epoxy ပုံသွင်းသည့်ပစ္စည်းတစ်ခုတွင် မြှုပ်နှံပြီး wafer မျက်နှာပြင်ပေါ်တွင် မြင့်မားသောသိပ်သည်းဆပြန်လည်ဖြန့်ဖြူးရေးအလွှာ (RDL) ကိုတည်ဆောက်ခြင်းနှင့် ပြန်လည်ဖွဲ့စည်းထားသော wafer တစ်ခုဖွဲ့စည်းရန် ဂဟေဘောလုံးများကို အသုံးပြုခြင်းတို့ပါဝင်သည်။

FOWLP သည် အထုပ်နှင့် အပလီကေးရှင်း ဘုတ်ကြားတွင် ချိတ်ဆက်မှု အများအပြားကို ပေးဆောင်ထားပြီး၊ အလွှာသည် သေသည်ထက် ပိုကြီးသောကြောင့်၊ die pitch သည် အမှန်တကယ် ပို၍ သက်တောင့်သက်သာ ရှိနေသည်။

FOWLP ပက်ကေ့ဂျ်နမူနာ

ကွဲပြားသောပေါင်းစပ်မှု

မြင့်မားသောအဆင့် စည်းဝေးပွဲများတွင် သီးခြားထုတ်လုပ်ထားသော အစိတ်အပိုင်းများကို ပေါင်းစပ်ခြင်းသည် လုပ်ဆောင်နိုင်စွမ်းကို မြှင့်တင်နိုင်ပြီး လည်ပတ်မှုလက္ခဏာများကို မြှင့်တင်ပေးနိုင်သောကြောင့် ဆီမီးကွန်ဒတ်တာ အစိတ်အပိုင်းထုတ်လုပ်သူများသည် ကွဲပြားခြားနားသော လုပ်ငန်းစဉ်များ အစုအဝေးတစ်ခုထဲသို့ စီးဆင်းသွားခြင်းဖြင့် လုပ်ဆောင်နိုင်သော အစိတ်အပိုင်းများကို ပေါင်းစပ်နိုင်သည်။

Heterogeneous integration သည် system-in-package (SiP) နှင့် ဆင်တူသော်လည်း၊ အများအပြားကို ကွက်လပ်တစ်ခုတည်းတွင် ပေါင်းစပ်မည့်အစား၊ ၎င်းသည် substrate တစ်ခုတွင် Chiplets ပုံစံဖြင့် IP အများအပြားကို ပေါင်းစပ်ထားသည်။ကွဲပြားသောပေါင်းစပ်မှု၏ အခြေခံအယူအဆမှာ တူညီသောအထုပ်တစ်ခုတွင် မတူညီသောလုပ်ဆောင်ချက်များနှင့် အစိတ်အပိုင်းများစွာကို ပေါင်းစပ်ရန်ဖြစ်သည်။

ကွဲပြားသော ပေါင်းစပ်မှုတွင် နည်းပညာဆိုင်ရာ အဆောက်အဦအချို့

HBM

HBM သည် stack တစ်ခုအတွင်းနှင့် memory နှင့် logical အစိတ်အပိုင်းများကြားတွင် data အတွက် မြင့်မားသော bandwidth ချန်နယ်များကို ပံ့ပိုးပေးသော စံသတ်မှတ်ထားသော stack storage နည်းပညာတစ်ခုဖြစ်သည်။HBM ပက်ကေ့ဂျ်များသည် Memory Die ကို စုပုံပြီး I/O နှင့် bandwidth ပိုများစေရန် TSV မှတဆင့် ၎င်းတို့ကို ချိတ်ဆက်ပါ။

HBM သည် ပက်ကေ့ဂျ်တစ်ခုအတွင်း DRAM အစိတ်အပိုင်းများ၏ အလွှာများစွာကို ဒေါင်လိုက်ပေါင်းစပ်ထားသည့် JEDEC စံနှုန်းတစ်ခုဖြစ်ပြီး အပလီကေးရှင်းပရိုဆက်ဆာများ၊ GPU များနှင့် SoCs များနှင့်အတူ။HBM ကို အခြေခံအားဖြင့် အဆင့်မြင့်ဆာဗာများနှင့် ကွန်ရက်ချိတ်ဆက်ချစ်ပ်များအတွက် 2.5D ပက်ကေ့ချ်အဖြစ် အကောင်အထည်ဖော်သည်။ယခု HBM2 ထုတ်ဝေမှုသည် ကနဦး HBM ထုတ်ဝေမှု၏ စွမ်းရည်နှင့် နာရီနှုန်းကန့်သတ်ချက်များကို ကိုင်တွယ်ဖြေရှင်းသည်။

HBM အထုပ်များ

အလယ်အလတ်အလွှာ

interposer အလွှာသည် အထုပ်အတွင်းရှိ multi-chip bare die သို့မဟုတ် board မှ လျှပ်စစ်အချက်ပြမှုများကို ဖြတ်သွားသည့် ပြွန်လမ်းကြောင်းဖြစ်သည်။၎င်းသည် အချက်ပြမှုများကို အဝေးသို့ပြန့်ပွားစေပြီး ဘုတ်ပေါ်ရှိ အခြားသော socket များနှင့်လည်း ချိတ်ဆက်နိုင်စေမည့် sockets သို့မဟုတ် connector များကြားရှိ လျှပ်စစ်ကြားခံဖြစ်သည်။

interposer အလွှာသည် ဆီလီကွန်နှင့် အော်ဂဲနစ်ပစ္စည်းများဖြင့် ပြုလုပ်နိုင်ပြီး Multi-die die နှင့် board အကြား တံတားတစ်ခုအဖြစ် လုပ်ဆောင်သည်။ဆီလီကွန် interposer အလွှာများသည် မြင့်မားသော pitch I/O သိပ်သည်းဆနှင့် TSV ဖွဲ့စည်းနိုင်မှုစွမ်းရည်များဖြင့် သက်သေပြပြီး 2.5D နှင့် 3D IC ချစ်ပ်ထုပ်ပိုးမှုတွင် အဓိကအခန်းကဏ္ဍမှ ပါဝင်ပါသည်။

အလယ်အလတ်အလွှာကို ပိုင်းခြားထားသော စနစ်တစ်ခု၏ ပုံမှန်အကောင်အထည်ဖော်မှု

ပြန်လည်ဖြန့်ဖြူးရေးအလွှာ

ပြန်လည်ဖြန့်ဝေမှုအလွှာတွင် ပက်ကေ့ဂျ်၏ အစိတ်အပိုင်းအမျိုးမျိုးကြားရှိ လျှပ်စစ်ချိတ်ဆက်မှုများကို ဖွင့်ပေးနိုင်သော ကြေးနီချိတ်ဆက်မှုများ သို့မဟုတ် ချိန်ညှိမှုများပါရှိသည်။၎င်းသည် သတ္တုပြား သို့မဟုတ် ပိုလီမာရစ် ဒိုင်ယာလက်ထရစ်ပစ္စည်း အလွှာတစ်ခုဖြစ်ပြီး အထုပ်ထဲတွင် ဗလာသေဖြင့် ထည့်ထားနိုင်သောကြောင့် ကြီးမားသော ချစ်ပ်ဆက်များ၏ I/O အကွာအဝေးကို လျှော့ချနိုင်သည်။ပြန်လည်ဖြန့်ဝေခြင်းအလွှာများသည် 2.5D နှင့် 3D ပက်ကေ့ဂျ်ဖြေရှင်းချက်များ၏ အဓိကအစိတ်အပိုင်းတစ်ခုဖြစ်လာပြီး ၎င်းတို့ပေါ်ရှိ ချစ်ပ်များကို ကြားခံအလွှာများအသုံးပြု၍ အချင်းချင်းဆက်သွယ်နိုင်စေပါသည်။

ပြန်လည်ဖြန့်ဝေမှု အလွှာများကို အသုံးပြု၍ ပေါင်းစပ်ထားသော ပက်ကေ့ဂျ်များ

TSV

TSV သည် 2.5D နှင့် 3D ထုပ်ပိုးမှုဖြေရှင်းချက်များအတွက် အဓိကအကောင်အထည်ဖော်မှုနည်းပညာတစ်ခုဖြစ်ပြီး ကြေးနီဖြည့်ထားသော wafer သည် ဆီလီကွန် wafer die မှတစ်ဆင့် ဒေါင်လိုက်အပြန်အလှန်ဆက်သွယ်မှုကို ပံ့ပိုးပေးသည့် ကြေးနီရောင်ဝါဖာတစ်ခုဖြစ်သည်။၎င်းသည် အံစာတုံးတစ်ခုလုံးအား လျှပ်စစ်ဆက်သွယ်မှုပေးစွမ်းရန် လည်ပတ်ပြီး အံစာတုံး၏တစ်ဖက်မှ အခြားတစ်ဖက်သို့ အတိုဆုံးလမ်းကြောင်းကို ဖန်တီးပေးသည်။

အပေါက်များ သို့မဟုတ် ဆင့်များကို wafer ၏ ရှေ့ဘက်ခြမ်းမှ အနက်တစ်ခုအထိ ထွင်းထုပြီး လျှပ်ကူးပစ္စည်း (များသောအားဖြင့် ကြေးနီ) အပ်နှံခြင်းဖြင့် လျှပ်ကာဖြင့်ဖြည့်သည်။ချစ်ပ်ကို ဖန်တီးပြီးသည်နှင့် TSV အပြန်အလှန်ချိတ်ဆက်မှုပြီးမြောက်ရန် wafer ၏နောက်ဘက်ခြမ်းရှိ သတ္တုကို ထုတ်လွှတ်ရန်အတွက် wafer ၏နောက်ဘက်ခြမ်းမှ ပါးလွှာသည်။